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誤り訂正機能を8bit訂正に強化。
ブート機能内蔵のため、NANDフラッシュメモリからのシステムブートが可能。 |
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![1/4/8bit誤り訂正BCH ECC内蔵
NANDフラッシュメモリ・コントロールIP [TE5571]](../../images/te5571.jpg)
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BCH*符号による4または8bitの誤り訂正機能のほか、NANDフラッシュメモリからのシステムブート機能を搭載したSLCタイプのNANDフラッシュメモリ・コントローラです。
ECC複合化処理にパイプライン方式を採用しており、データ誤りの有無にかかわらず常に一定の処理時間を保てます。
* BCH=Bose-Chaudhuri-Hocqenghem
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仕様・特徴 |
TE5571は以下ハードウェアとファームウェアから構成されます。
NANDフラッシュメモリ対応表
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NANDフラッシュメモリのページサイズ |
| 512バイト |
2Kバイト |
4Kバイト |
| TE5571ハードウェア部 |
対応 |
対応 |
対応 |
| TE5571ファームウェア部 |
計画中 |
対応 |
計画中 |
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NANDフラッシュメモリの記憶容量 |
| 512M〜1Gビット |
1〜16Gビット |
4〜64Gビット |
| 『ハードウェア』 |
| ・ |
4bit/8bit訂正を選択可能なBCH符号化/複号化機能内蔵 |
| ・ |
NANDフラッシュメモリからのブート機能内蔵 |
| ・ |
ブートプログラム用バッファ：1K/2K/4KB選択可能 |
| ・ |
NANDフラッシュメモリを最大2個まで接続可能 |
| ・ |
外部入力クロック：最大 100MHz |
| ・ |
ホストインタフェース：16bit |
| ・ |
フラッシュインタフェース：8bit/16bit選択可能 |
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| 『ファームウェア』 |
| ・ |
Cソースコードでの提供 |
| ・ |
システムブートプログラムをサンプルコードでの提供 |
| ・ |
NANDフラッシュメモリを最大2個まで制御可能 |
| ・ |
論理-物理アドレス変換機能内蔵 |
| ・ |
不良ブロック管理内蔵 |
| ・ |
NANDフラッシュメモリの延命機能内蔵 |
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ハードウェア ブロック図 |
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主要諸元 |
| TE5571ハードウェア規模 (暫定) |
| ゲートサイズ(ASIC) |
内蔵ROMサイズ |
内蔵RAMサイズ |
I/O数 *1 |
| 約120Kゲート *1 |
ECC用：
13Kbyte
ブートシーケンサ用：
2KByte *3 |
ECC用：
4272Byte
ブート用：
1K〜4KByte *3 |
『ホスト I/F』
入力：29本, 出力：3本, 入出力：16本
『フラッシュ I/F』 *2
入力：2本, 出力：10本, 入出力：8本 |
*1 外部端子として必要になるI/O数。
*2 接続するNANDフラッシュメモリが8bitバス幅の場合。また、FINP(汎用入力ポート)は含まず。
*3 ブート機能を使用しない場合は削減可能。
| TE5571ファームウェア規模： |
外部RAM 約22KByte
外部ROM 約29KByte |
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システム構成 |
ブート機能内蔵でNORフラッシュから安価なNANDフラッシュメモリへの置き換えを実現。
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オーダーインフォメーション |
| 型名 |
納品物 |
備考 |
| TE5571 |
「ハードウェア」
・Verilog RTLソースコード
・シミュレーション環境
・データシート
「ファームウェア」
・Cソースコード
・データシート |
価格はお問合せ下さい |
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