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| CPU周辺/モデムとのインタフェース制御を行うUART通信IP |
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仕様・特徴 |
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ソースコードでのライセンス提供（VHDLまたはVerilog-HDL） |
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ザイリンクス社FPGAで検証済 |
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ロイヤリティフリー |
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豊富な採用実績 |
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当社デザインサービスによるカスタマイズ対応可能*有償 |
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シリアル−パラレル間データ変換 |
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8x6キャラクタFIFO内蔵 |
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最大転送レート1.5Mbpsでの送受信可能 |
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割込み/DMA制御端子 |
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1bitバリティ生成およびデータチェック機能 |
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ブロック図 |
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オーダーインフォメーション |
| 型名 |
納品物 |
備考 |
TD-UARTIP-VHD
（VHDL版）
または
TD-UARTIP-VER
（Verilog-HDL版） |
・回路データ（VHDL またはVerilog-HDL）
・ザイリンクス社FPGA XC3S50(Spartan-3) 用EDIF ネットリスト
・ザイリンクス社FPGA 向けインプリメンテーションユーザー制約UCF ファイル
・ModelSim 用シミュレーションファイル
・設計仕様書
・シミュレーション報告書 |
価格はお問合せ下さい |
ご注意： 本IPのご購入に先立ち、ライセンス契約をお客様と弊社間で締結する必要があります。
ご契約内容についてはお問合せください。 お問合せ先はこちら>>
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![UART通信IP [TD-UARTip]](../../images/uart.jpg)
